<div dir="ltr">Hi!<div><br></div><div>Is anyone in the J-Core community interested in doing a tape out of J-Core related IP on the new, fully open source SkyWater 130nm PDK I just announced? <a href="https://github.com/google/skywater-pdk" target="_blank">https://github.com/google/skywater-pdk</a></div><div><br></div><div>I gave an in depth talk on what is happening with the PDK and announced a shuttle program which is free (as in beer) for free (as in freedom) designs. See <a href="https://fossi-foundation.org/2020/06/30/skywater-pdk" target="_blank">https://fossi-foundation.org/2020/06/30/skywater-pdk</a> and <a href="https://youtu.be/EczW2IWdnOM" target="_blank">https://youtu.be/EczW2IWdnOM</a></div><div><br></div><div>There will be follow on talks about different aspects of the 130nm process every month for the rest of the year. See <a href="https://fossi-foundation.org/dial-up/" target="_blank">https://fossi-foundation.org/dial-up/</a></div><div><br></div><div>I think the biggest issue is that J-Core is VHDL and the OpenROAD tooling uses Yosys which only natively supports Verilog. Maybe the GHDL plugin for Yosys could work here?</div><div><br></div><div>It would be nice to have a diverse set of ISAs being taped out. The RISC-V people are heavily represented and a bunch of Power people are putting together teams too.</div><div><br></div><div>I don't have any time to lead / organize anything, I'm just throwing the idea out there.</div><div><br></div><div>Keep up the good work!</div><font color="#888888"><div><br></div><div>Tim 'mithro' Ansell</div></font></div>