<div id="geary-body" dir="auto"><div>Forgot to attach this inital, quick and dirty synthesis report</div><div><br></div><div><div>2.52. Printing statistics.</div><div><br></div><div>=== cpu ===</div><div><br></div><div>   Number of wires:              10384</div><div>   Number of wire bits:          16211</div><div>   Number of public wires:       10384</div><div>   Number of public wire bits:   16211</div><div>   Number of memories:               0</div><div>   Number of memory bits:            0</div><div>   Number of processes:              0</div><div>   Number of cells:              11281</div><div>     CCU2C                         199</div><div>     L6MUX21                      1087</div><div>     LUT4                         6745</div><div>     MULT18X18D                      2</div><div>     PFUMX                        2156</div><div>     TRELLIS_DPR16X4                32</div><div>     TRELLIS_FF                   1060</div></div><div><br></div><div>J.</div></div><div id="geary-quote" dir="auto"><br>On 月,  3月 16, 2020 at 11:56 午前, D. Jeff Dionne <jeff@coresemi.io> wrote:<br><blockquote type="cite"><div id="geary-body" dir="auto"><div>I did a quick feasibility check of the CPU with GHDL synth and yosys, it looks like the 45k gate device would be better for a full SMP system with DDR RAM.  The GHDL and Yosys tool flow is getting pretty good now, but we've still not managed to get a bitstream out of it and nextpnr for somehting meaningful... rapidly advancing though.</div><div><br></div><div>The sticking point for this board is the SDRAM... J-Core memory controller only supports DDR, DDR2 and LPDDR.  There are a few boards with this issue that J-Core could support if we were to write a simple SDRAM controller, or I suppose we could bolt someone else's on.  Still a bit of work to teach the SoC generator how to connect the bus bridges and cache controllers.</div><div><br></div><div>J.</div></div><div id="geary-quote" dir="auto"><br>On 日,  3月 15, 2020 at 11:44 午後, Goran Mahovlić <goran.mahovlic@gmail.com> wrote:<br><blockquote type="cite"><div dir="ltr"><div>Hopefully someone will now port J-CORE to ULX3S</div><div><br></div><div><a href="https://www.crowdsupply.com/radiona/ulx3s">https://www.crowdsupply.com/radiona/ulx3s</a></div><div><br></div><div>12F should be more then enough!</div><div><br></div><div>We already have Litex linux and SaxonSoc linux samples<br></div><div><br></div><div><a href="https://twitter.com/lawriegriffiths/status/1238030666719207425">https://twitter.com/lawriegriffiths/status/1238030666719207425</a></div><div><br></div><div>Goran<br></div></div>
</blockquote></div></blockquote></div>