<div dir="ltr"><div>On Thu, Oct 22, 2017 at 7:09 AM, Christopher Friedt <chrisfriedt at <a href="http://gmail.com" target="_blank">gmail.com</a>> wrote: <br></div><blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left:1px solid rgb(204,204,204);padding-left:1ex">I would assume that there RO registers somewhere that contain that<br>information. ARM does that, and I assume that most other arch's do as well<br>(except for, maybe x86*). Why add another instruction for something that<br>would effectively provide zero gain?</blockquote><div><br></div><div><br></div>None of the processors based on this instruction has a CPUID style information included. This means that breakage between processor cores cannot be detected in software. This is based on available documentation  for the SH-1, SH-2, SH-3, and Sh-4 cores.<br></div>